A.行為、元件及連接關(guān)系
B.元件、子程序、公用數(shù)據(jù)類型
C.名稱和端口的引腳等
D.可編譯的設(shè)計(jì)單元
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A、如果a+b=a+c,則b=c
B、如果ab=ac,則b=c
C、如果a*a=1,則a=1
D、如果a+a=a,則a=1
A.基本RS觸發(fā)器
B.同步D觸發(fā)器
C.主從JK觸發(fā)器
D.維持-阻塞D觸發(fā)器
A.8入8出
B.16入2出
C.16入
D.1入8出
A.輸出MOS管的漏極是開路的
B.可以實(shí)現(xiàn)線與功能
C.可以用來實(shí)現(xiàn)邏輯電平轉(zhuǎn)換
D.帶負(fù)載能力強(qiáng)
A.CD4511
B.CD4017
C.74LS373
D.74HC373
最新試題
用1M×4的DRAM芯片通過()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài),所以它不能被稱為()觸發(fā)器。
具有“有1出0、全0出1”功能的邏輯門是()
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
什么是觸發(fā)器的空翻現(xiàn)象,如何避免空翻?
利用2個(gè)74LS138和1個(gè)非門,可以擴(kuò)展得到1個(gè)()線譯碼器。
根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在?
TTL與非門輸出低電平的參數(shù)規(guī)范值是()